wieso ist A7 low waehrend eines DRAM refresh?

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zilog
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wieso ist A7 low waehrend eines DRAM refresh?

Beitrag von zilog » 10. Feb 2020, 22:19

ich habe gelesen, dass waehrend eines DRAM refresh cycle (T3 T4 eines M1 cycles) A7 des Adressbusses low gehalten wird.

wie kann das sein?

was ist mit den Speicherbausteinen die eine Adresse > 1000000% haben?

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