wieso ist A7 low waehrend eines DRAM refresh?

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zilog
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wieso ist A7 low waehrend eines DRAM refresh?

Beitrag von zilog » 10. Feb 2020, 22:19

ich habe gelesen, dass waehrend eines DRAM refresh cycle (T3 T4 eines M1 cycles) A7 des Adressbusses low gehalten wird.

wie kann das sein?

was ist mit den Speicherbausteinen die eine Adresse > 1000000% haben?

horo
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Re: wieso ist A7 low waehrend eines DRAM refresh?

Beitrag von horo » 4. Dez 2023, 11:27

Ist leider so, da zur Zeit der z80-Entwicklung keine Speicher > 16Kbit denkbar waren.
Ich habe mir auch ein A7-Refresh nachgebastelt, das (soweit ich mich erinnere) über die fallende Flanke vom (per /RFSH) gelatchten A6 ein FF getoggelt hat (2/2 74LS74) und dieses Signal mit A7 (auch per /RFSH) gemuxt (+tristate per /BUSAK etc.) - hat auf jeden Fall funktioniert mit meiner 256KByte DRAM-Speicherkarte.
Ich habe kurz mal gesucht und diese Antwort gefunden, die beschreibt es detaillierter:
why-do-only-the-low-7-bits-of-the-r-register-increment

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